祐良电子多层pcb打样过程中电镀夹膜产生的2个原因和如何改善处理

文章来源：http://www.wooliang.com 发布时间：2020-04-28 浏览次数：122

随着pcb行业迅速发展，PCB逐渐迈向高精密细线路、小孔径、高纵横比(6:1-10:1)方向发展，孔铜要求20-25Um,其中DF线距≤4MIl之板，一般生产pcb公司都存在电镀夹膜问题。下面小编来详细的说一说多层pcb打样过程中电镀夹膜产生的原因和如何改善处理。
多层pcb打样过程中电镀夹膜产生的原因

　　1、板件图形分布不均匀，孤立的几根线路在图形电镀过程中，因电位高，镀层超出膜厚，形成夹膜造成短路。
　   2、抗镀膜层太薄，电镀时因镀层超出膜厚，形成PCB夹膜，特别是线间距越小越容易造成夹膜短路。

　　多层pcb打样过程中电镀夹膜改善方法

　　1、增加抗镀层的厚度：选择合适厚度的干膜，如果是湿膜可以用低网目数的网版印制，或者通过印制两次湿膜来增加膜厚度。
    2、板件图形分布不均匀，可以适当降低电流密度(1.0~1.5A)电镀。在日常生产中，我们出于要保证产量的原因，所以我们对电镀时间的控制通常是越短越好，所以使用的电流密度一般为1.7~2.4A之间。

　　这样在孤立区上得到的电流密度将会是正常区域的1.5~3.0倍，往往造成孤立区域上间距小的地方镀层高度超过膜厚度很多，退膜后出现退膜不净，严重者便出现线路边缘夹住抗镀膜的现象，从而造成夹膜短路，同时会使得线路上的阻焊厚度偏薄。